Auf den Punkt: IBM verdoppelt die Transistordichte durch vertikales Stacking auf 0,7 Nanometer und erwartet damit bis zu 70 Prozent Energieeinsparung — Serienreife in etwa fünf Jahren.
IBM hat am Halbleiter-Forschungszentrum in Albany eine neue Transistortechnologie im Sub-1-Nanometer-Bereich entwickelt, die knapp 100 Milliarden Transistoren auf der Fläche eines Fingernagels ermöglicht. Die Innovation verdoppelt die Transistordichte gegenüber IBMs 2-Nanometer-Chips von 2021.
Die neue Technologie arbeitet auf Strukturgröße 0,7 Nanometer (7 Angström) und basiert auf einer Transistorarchitektur namens Nanostack. Diese dreidimensionale Bauweise stapelt Transistoren vertikal übereinander und versetzt, um Platz auf dem Silizium effizienter zu nutzen. Die Nanosheet-basierte Konstruktion stellt einen Wechsel von klassisch horizontalem zu räumlich gestapeltem Design dar.
Technische Berichte prognostizieren für die Nanostack-Architektur eine Steigerung der Rechenleistung um bis zu 50 Prozent oder eine Reduktion des Energiebedarfs um bis zu 70 Prozent gegenüber der 2-Nanometer-Generation. Messungen auf der Konferenz VLSI 2026 zeigten zudem eine Skalierung des statischen RAM-Speichers um 40 Prozent. Dies macht die Technologie besonders für Infrastruktur generativer Sprachmodelle und Cloud-Rechenzentren relevant.
Für die Weiterentwicklung nutzt IBM am Standort Albany eine extrem ultraviolette Lithografie-Anlage mit hoher numerischer Apertur von ASML. Bei der Werkzeugentwicklung kooperiert das Unternehmen mit Lam Research, Tokyo Electron und Screen Semiconductor Solutions. IBM rechnet damit, dass die Nanostack-Technologie innerhalb von fünf Jahren produktionsreif wird. Ergänzend gründet IBM die eigenständige Betriebsstätte Anderson, um als spezialisierte Quantengießerei die Fertigung von Quantenwafern zu unterstützen.
Quelle: www.it-daily.net · Erschienen 26. Juni 2026
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